SAR ADCの応答時間:インターフェイス・トポロジによる違い(Part 2)

前稿では、各データ・ビットを分解し、伝送するシンプルなシリアル・インターフェイスについて解説しました。また、このタイプのインターフェイスの使用は通常、低分解能または低速のADCに限定されることも述べました。

最新の高分解能(12ビット超)の逐次比較型(SAR)アナログ/デジタル・コンバータ(ADC)は、ほとんどの場合、冗長/エラー補正技術の採用により、特に高スループット・レートでのADCの性能を向上しています。こうしたADCでは、最終的な変換結果は、すべての変換処理の完了後にのみ得られます。

インターフェイス・タイプ2:変換処理が完了次第、データ・ビットを伝送

このタイプのADCは、サンプルSの変換処理が完了すると変換結果をホスト・コントローラに伝送し、その間に次のサンプルS+1を取りこみます。ホスト・コントローラは、サンプルSの変換結果を受けとってから初めて、サンプルS+1に対する変換開始(SOC)信号を発します。

ADCとホスト・コントローラ間のデータ伝送は、パラレル方式かシリアル方式が可能です。

図1にパラレル・インターフェイスの例を示します。

 図1:パラレル・インターフェイス

パラレル・データ伝送には次の式が成り立ちます。

  • ŸtDTX = tCLK
  • ŸtRESP-ADC = tCONV + tCLK
  • ŸtTHROUGHPUT = tCONV + tACQ
  • ŸtRESP-ADC ≤ tTHROUGHPUT

図2はADS8881に実装される簡易型シリアル・インターフェイスを示します。

 図2:ADS8881で使用される簡易型のタイプ2のシリアル・インターフェイス

シリアル・データ伝送には次の式が成り立ちます。

  • ŸtDTX = n*tCLK
  • ŸtRESP-ADC = tCONV +n* tCLK
  • ŸtTHROUGHPUT = tCONV + tACQ (n*tCLK < tACQ、つまり高速クロックの場合)
  • ŸtTHROUGHPUT = tCONV + n* tCLK (n*tCLK > tACQ、つまり低速クロックの場合)
  • ŸtRESP-ADC ≤ tTHROUGHPUT

ADS8881を使用する一般的な制御システムでは、ホスト・コントローラは次のような動作をします。

  1. 変換開始信号を発し、変換完了を待機
  2. データ伝送フレームを開始し、サンプルSの変換出力データを受信
  3. 受信データに基づき制御動作を実行
  4. 次の変換開始信号を発して制御動作の効果を確認

式から明らかなように、タイプ2のインターフェイスを採用するSAR ADCはいずれも、所望のスループットを実現するには最小クロック速度の制約が伴います。

  • ŸtCLK < (tTHROUGHPUT - tCONV)/n

ADS8881を例にとると、

  • tTHROUHGPUT = 1µs、tCONV = 710 ns、n = 18
  • 1Mspsのスループットを達成するにはtCLK < (1,000 – 710)/18(すなわち、fCLK > 62 MHz)

となります。

クロック速度が遅くなると、応答時間スループットが遅くなります。

  • ŸfCLKが62MHzの場合、tRESP-ADC = tTHROUGHPUT = 1µs
  • ŸfCLKが26MHzの場合、tRESP-ADC = tTHROUGHPUT = 1.4µs
  • ŸfCLKが16MHzの場合、tRESP-ADC = tTHROUGHPUT = 1.4µs

このシリーズの次稿では、クロック速度が低下してもSAR ADCの高スループットの維持を可能にする別のタイプのシリアル・インターフェイスについて解説します。低下するのはどのパラメータだと思いますか?

その他のリソース:

上記の記事は下記 URL より翻訳転載されました。

http://e2e.ti.com/blogs_/b/precisionhub/archive/2015/02/13/sar-adc-response-times-interface-topology-makes-a-difference-part-2

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