FPGA電源の簡易化:電源レール要件


このシリーズの第1回では、フィールド・プログラマブル・ゲート・アレイ(FPGA)電源設計向けのシステム・アーキテクチャの選択肢と、電力要件の見積もり方法について確認しました。ベンダーのスプレッドシートから各レールの電圧および電流要件を把握したので、次は部品を選択する前に各レールの他の要件を確認する必要があります。この回では、基本の4種類のレールであるコア、トランシーバ、補助、入出力(I/O)の各レールに焦点を絞って見ていきます。実際に使用するFGPAのレールはこの4種類に含まれない可能性もありますが、これらは最も一般的なレールであり、それぞれに異なる要件があります。表1は、各レールの要件をまとめたものです。

 表1:FPGAのレール要件

まずはコア電源レールから見ていきましょう。一般にコア・レールの電圧要件は低く設定されていますが、大きな電流を必要とします。また、このレールの場合はシーケンシングも重要な課題となります。各レールの要件を正しい順序で満たすには、すべてのFPGAが特定の順序でオン/オフしなければなりません。一般にコア・レールは最初にオンになって最後にオフになるレールなので、コア・レール専用に電源を使用する必要があります。シーケンシング手法については、次回のブログ記事で詳しく説明します。最後に、コア・レールには出力電圧に関する厳しい公差要件があります。コア・レールは、3%以内の精度を備え(FPGAファミリによっては5%で問題ない場合もある)、1A/µs未満で50%の負荷変動を処理できる必要があります。

トランシーバ・レールには、FPGA上のすべてのレールの中で最も厳しい要件があります。通常は公差の要件が非常に厳しく、2.5~3%の精度が要求されます。このレールには厳しいノイズ要件もあり、幅広い周波数範囲にわたってピーク・ツー・ピーク値で10mV以下の電圧リップルが要求されます。そのため、電圧要件が他のレールと同じであっても、このレールには専用の電源が必要になる場合があります。電源を低ノイズ設計にするか、または電磁干渉(EMI)性能の保証された電源モジュールを選択するようにしてください。低ノイズ目標を達成するには、電源のレイアウトが非常に重要です。コンデンサはデバイスのピンの近くに配置し、レイアウトが緊密であることを確認してください。

一般に補助レールとI/Oレールの要件は類似しているので、まとめて説明します。多くの場合、両方のレールに同じデバイスで電力を供給できます。I/Oレールの電流要件は、アプリケーションで使用しているI/Oバンクの数によって異なりますが、標準的な電流要件はコア・レールより低くなっています。補助レールとI/Oレールの公差要件は比較的緩く、通常は最大で5%精度のデバイスを使用できます。

出力電圧公差の重要性については、この記事で何度か触れてきました。公差を検討する場合は、静的状態と動的状態という2つの状態に分けて考えることが重要です。図1からわかるように、静的状態(一定の変化や段階的変化のみが生じている場合)での公差は電圧リップルと電源レギュレーションで構成されています。標準値は1%または1.5%です。次は、動的状態(急速な変化が生じている場合)での公差について検討する必要があります。動的状態での公差は、主に過渡降下とDC損失で構成されています。

図1では、例としてLMZ31520を使用し、1.65%の静的出力電圧公差を構成するすべての要因を示しています。この残りの約1.35%が、動的変化の占める領域です。

図1:出力電圧公差

公差を改善する方法は数多くあります。静的状態では、電源レギュレーションを向上させることが公差の改善策となります。高精度の帰還抵抗を選択することも、全体公差の改善に役立ちます。さらに、使用するスイッチング周波数を上げてセラミック出力コンデンサを使用、追加することにより、出力電圧リップルを低減できます。

動的状態での公差を改善することもできます。過渡降下は、電源の状態が変化したときに発生します。負荷変動量、負荷変動速度、出力容量は、いずれも過渡降下の大きさに影響します。負荷変動が小さ���れば、降下も小さくなります。負荷変動は大きいが変化が遅いという場合は、電源が変化に対応しやすいので、降下は小さくなります。

負荷変動が大きくても、出力容量の大きさを調整することで、すぐに公差を改善できます。方法としては、バイパス・コンデンサをFPGAピンに直接配置します。通常は、必要な容量に関する推奨事項がFPGAベンダーから提供されます。バルク・コンデンサを使用して、電源投入時やプロセッサの状態が変化しているときの負荷変動に対応することもできます。その場合は、X5RまたはX7Rの誘電性セラミック・コンデンサなど、等価直列抵抗(ESR)の低い高品質コンデンサを選択するようにしてください。異なる種類のコンデンサを追加することも、公差の改善に役立ちます。バルク・コンデンサは、一般にフィルタリングによる低周波数の除去に適していますが、一方でセラミック・コンデンサは高周波数の除去に適しています。図2は、これらの推奨事項を示しています。

 図2:出力コンデンサ回路

DC損失は、レイアウト手法を見直すことにより改善できます。幅が広く、厚い銅パターンを使用し、電源をFPGAにできる限り近付けて配置することが重要です。最後に、電源にリモート・センス機能がある場合は、それを負荷点のVOUTに接続することにより、レギュレーションを向上させることができます。これにより、出力ピンと負荷の間でのI-R電圧降下を補償できるようになります。

次のブログでは、部品選択の前の最後のトピックとなるシーケンシングについて説明し、いくつかの一般的なシーケンシング戦略を簡単に紹介します。また、TIのFPGA、プロセッサ、ASIC用の電源ICも合わせてご確認ください。

その他のリソース

上記の記事は下記 URL より翻訳転載されました。

http://e2e.ti.com/blogs_/b/powerhouse/archive/2017/11/06/fpga-power-made-simple-rail-requirements

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