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모든 증폭기 디자인이 동일하게 설계되지 않으므로, 고속 증폭기를 사용해서 설계할 때는 주요 사양과 특정한 측면들을 이해하는 것이 중요하다. 이 글에서 고속 증폭기는 이득-대역폭 곱(GBW)이 50MHz 이상인 연산 증폭기를 말한다. 여기서 설명하는 내용은 저속 증폭기에도 마찬가지로 적용할 수 있다. 그러면 고속 증폭기를 사용해서 설계할 때 디자이너들이 흔히 하는 질문 몇 가지를 알아보자.

Q: 왜 일부 고속 연산 증폭기에는 최소 이득 사양이 적용되는가?

A: 저보상(decompensated) 연산 증폭기는 폐쇄 루프 최소 이득 사양이 적용되는 대신에, 단위 이득 안정 증폭기와 비교해서 동일한 전류 소모로 GBW가 더 넓고 잡음이 더 낮다.

“저보상(decompensated)”은 Aol(개방 루프 이득) 응답 곡선으로 0dB 위로 이차 극점이 존재하는 것을 말한다. 이 이차 극점에 따라서 증폭기 안정성을 달성하기 위해서 요구되는 최소 이득이 결정된다. 그림 1에서 보듯이, Aol 곡선을 들어올리는 것으로 생각할 수 있다. Aol이 높아지면 대역폭이 높아진다.

 

그림 1: 저보상 증폭기의 개방 루프 이득 응답 곡선

그림 2에서 보는 것처럼, 증폭기 입력 쌍으로 축퇴 저항의 크기를 줄이면 Aol을 높일 수 있다. 축퇴 저항의 크기를 줄이는 것은 증폭기 잡음을 낮추는 데도 도움이 된다.

그림 2: 연산 증폭기의 축퇴 저항

각각 저보상 증폭기와 단위 이득 안정 증폭기의 예로서 OPA858OPA859를 보자. 표 1에서 보듯이, 동일한 전류 소모로 OPA858이 대역폭이 더 넓고 잡음은 더 낮다는 것을 알 수 있다.

 

OPA858

(저보상 증폭기)

OPA859

(단위 이득 안정 증폭기)

Quiescent current (IQ)

20.5 mA

20.5 mA

Gain Bandwidth (GBW)

5,500 MHz

900 MHz

Voltage noise (Vn)

2.5 nV/√Hz

3.3 nV/√Hz

Slew rate

2,000 V/μs

1,150 V/μs

Minimum gain (Acl)

7 V/V

1 V/V

표 1: 저보상 증폭기와 단위 이득 안정 증폭기 비교

저보상 아키텍처는 대역폭이 더 넓고 잡음이 더 낮을 뿐만 아니라, 더 높은 슬루율을 가능하게 한다. 전반적으로 최소 이득 사양은 단위 이득을 버리고 최소 이득 요구를 충족하면서 절충적인 성능을 달성할 수 있는 사양을 말한다. 최소 이득 사양을 손쉽게 충족할 수 있는 애플리케이션들로서는 션트 저항으로 전압을 측정하기 위한 전류 검출 회로, 신호 체인의 이득 스테이지, 트랜스임피던스 회로를 들 수 있다.

Q: 전류 피드백 증폭기란 무엇인가?

A: 전류 피드백 증폭기는 출력 신호의 일부를 전류로서 피드백해서 증폭기를 제어하는 연산 증폭기를 말한다. 전류 피드백 증폭기와 달리, 전압 피드백 증폭기는 전압 형태로 피드백하는 증폭기이다. 대부분의 디자이너들은 전압 피드백 아키텍처에 대해서는 익숙하게 알고 있다. 이 아키텍처가 더 널리 사용되고 전자공학 커리큘럼에서 강조해서 다루기 때문이다.

그림 3은 전압 및 전류 피드백 증폭기 아키텍처의 기본적인 입력 스테이지를 비교하는 것으로서, 전압 피드백 증폭기는 전압 제어 전압 소스로서 모델링하고 전류 피드백 증폭기는 전류 제어 전압 소스로서 모델링하고 있다.

그림 3: 전압 및 전류 피드백 연산 증폭기 아키텍처 비교

 두 아키텍처 모두 부궤환 회로에 오차 증폭기로서 여전히 사용되고 있는데, 필요로 하는 피드백 타입이 다르다. 반전 및 비반전 이득 구성으로 둘 중의 어느 증폭기 타입이나 사용할 수 있다. 전류 피드백 아키텍처의 가장 큰 장점은, 대역폭이 이득에 대해서 종속적이지 않다는 것이다. 하지만 전압 피드백 아키텍처는, 공식 1에서 볼 수 있듯이, 이득이 증가함에 따라서 대역폭이 감소한다:

 

전류 피드백 아키텍처는, 그림 4에서 보듯이, 이득에 상관없이 대역폭이 거의 일정하다. 이 그래프는 THS3491 데이터 시트에서 가져온 것이다.

그림 4: 전류 피드백 연산 증폭기로 이득과 대역폭 상관관계

 표 2는 전압 및 전류 피드백 증폭기의 차이점을 요약하고 있다.

 

전압 피드백 증폭기

전류 피드백 증폭기

대역폭

이득에 따라서 대역폭이 변화된다.

이득에 대해서 대역폭이 거의 일정하다.

DC 정확도

양호하다.

나쁘다.

출력 스윙

다양한 레일-투-레일 출력 옵션이 가능하다.

출력으로 더 높은 여유가 필요하다.

왜곡

저주파수 왜곡이 우수하다.

고주파수 왜곡이 우수하다.

슬루율

슬루율이 제한적이다.

극히 높은 슬루율로 높은 최대 전력 대역폭을 ��능하게 한다.

이득 안정성

저보상 증폭기로 최소 안정 이득이 적용된다.

피드백 트랜스임피던스를 일정하게 유지하면 이득에 대해서 안정적이다.

잡음

입력 참조 전압 및 전류 잡음이 낮다.

입력 참조 전류 잡음이 높다(반전 및 비반전 입력으로 동일하지 않음).

주요 애플리케이션

DC 정밀도를 요구하는 애플리케이션

펄스 지향적 애플리케이션

고속 정밀 ADC 인터페이스

트랜스임피던스 애플리케이션

DAC 인터페이스

출력 드라이버

고속 ADC 인터페이스

Sallen-Key 필터

표 2: 전압 피드백 및 전류 피드백 증폭기 애플리케이션 비교

 전류 피드백 증폭기는 피드백 경로로 저항을 사용해야 한다. 전류 피드백 증폭기 데이터 시트에서 RF로 권장되는 값을 확인할 수 있다. 이 값이 중요한 것은, RF 값에 따라서 증폭기 보상이 달라지기 때문이다. 이것은 단위 이득으로도 마찬가지다. 표 3 역시 THS3491 데이터 시트에서 가져온 것이다.

표 3: THS3491 데이터 시트에서 RF 권장 값

전압 피드백 및 전류 피드백 증폭기에 대한 이해”에서는 이 두 아키텍처의 차이점에 대해서 자세히 설명하고 있다. TI Precision Labs 온라인 교육 비디오에서도 전류 피드백 아키텍처에 대해서 설명하고 있다.

Q: 고속 증폭기를 브레드보드에 탑재했을 때 왜 발진을 일으킬까?

A: 패키지 리드 인덕턴스와 브레드보드의 커패시턴스 및 인덕턴스가 고속 증폭기로 발진을 일으키는 것일 수 있다. 고속 연산 증폭기를 사용해서 설계할 때는 PCB로 커패시턴스와 인덕턴스를 최소화하는 것 또한 중요하다. 50MHz OPA607처럼 고속 증폭기 GBW 스펙트럼 상에서 아래쪽에 있는 제품들 역시도 이와 같은 보드 차원의 설계 고려사항에 주의를 기울여야 한다.

다음은 고속 증폭기 디자인 레이아웃을 최적화할 수 있는 방법들이다:

  • 트레이스 길이를 최소화한다. 트레이스 길이를 최소화하면 추가적인 커패시턴스와 인덕턴스를 줄일 수 있다.
  • 솔리드한 접지 플레인을 사용한다. 고속 디자인으로는 격자형 접지 플레인보다 솔리드한 접지 플레인이 낫다.
  • 신호 트레이스 하단으로 접지 플레인을 깎아낸다. 디바이스 입력 및 출력 하단으로 접지 플레인 금속을 제거함으로써 민감한 노드들로 기생 커패시턴스를 줄일 수 있다.
  • 신호 경로로 비아를 최소화한다. 비아는 인덕턴스를 증가시키고 100MHz 이상의 주파수로 신호 충실도 문제를 일으킬 수 있다. 신호 충실도 문제를 완화하기 위해서는, 중요한 신호들을 증폭기와 동일한 층으로 배선해서 비아를 제거하도록 한다.
  • 리턴 전류 경로를 최적화한다. 신호 트레이스 레이아웃을 전반적인 신호 루프 영역을 최소화하도록 해야 한다. 그럼으로써 인덕턴스를 최소화할 수 있다.
  • 바이패스 커패시터를 적절히 배치하고 배선한다. 바이패스 커패시터를 보드 상에서 증폭기와 동일한 층에 증폭기와 되도록 가깝게 배치한다. 넓은 트레이스를 사용하고 비아를 바이패스 커패시터로 배선하고 그리고 다시 증폭기로 배선한다. 커패시터와 증폭기 사이로 배선하지 않도록 한다.
  • 저항을 적절히 배치한다. 이득 설정, 피드백, 직렬 출력 저항들을 디바이스 핀에 되도록 가깝게 배치해서 보드 기생성분을 최소화한다.

해당 디바이스의 평가 모듈을 사용해서 고속 연산 증폭기 성능을 평가할 수 있다. 이들 보드는 잘 설계된 보드 레이아웃을 보여주며 SMA 커넥터를 사용해서 높은 충실도의 임피던스 제어 신호 경로를 유지한다. “고속 PCB 레이아웃 기법”에서는 고속 보드 레이아웃 기법에 대해서 더 자세하게 설명하고 있다.

대체로는 고속 연산 증폭기와 저속 연산 증폭기가 비슷하게 동작한다. 몇 가지 설계 사항에 주의를 기울임으로써 고속 연산 증폭기가 제공하는 속도와 성능 상의 이점을 최대한 활용할 수 있다.

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