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TMS320C674xのDDR2のReadタイミングについて

Other Parts Discussed in Thread: TMS320C6748

首記DSPのDDR2のリードタイミング規定、

 特にDQSに対するDQのセットアップ時間、ホールド時間の規定が、

分る資料がありましたら、入手したいのですが分る方いましたら教えてください。

  • DDR2の各アクセス・タイミング仕様はJDECがJESD79-2で、規格を
    制定しており、C674xのEMIFもこれに準拠しています。

    その為、詳細なタイミング規約自体に付きましては、JESD79-2を
    ご参照頂きたく存じます。

    ・TMS320C6748 Fixed- and Floating-Point DSP データシート
    www.tij.co.jp/.../tms320c6748.pdf
    p.119 6.11 DDR2/mDDR Memory Controller
    The DDR2/mDDR Memory Controller is a dedicated interface to DDR2/mDDR SDRAM.
    It supports JESD79-2A standard compliant DDR2 SDRAM devices and compliant
    Mobile DDR SDRAM devices.

    なお、このJESD79-2は、下記のページでご参照頂く事が可能です
    (ご参照頂く事はfreeの様ですが、事前に、ユーザー登録/
    ログインが必要です)。

    DDR2 SDRAM STANDARD | JEDEC
    www.google.co.jp/url

    (ご参考)
    ・JEDECについて
    ja.wikipedia.org/.../JEDEC

    また、DDRを使用した回路の実装につきましては、下記の資料を
    是非ご参照下さい。

    ・Understanding TI’s PCB Routing Rule-Based DDR Timing
    Specification(SPRAAV0A)
    www.ti.com/.../spraav0a.pdf
  • Hide35551 様

    ご回答ありがとうございます。
    JEDCの規格で参照とのこと、承知いたしました。