Other Parts Discussed in Thread: AM5718,
Hi,
I am using TLV320AIC3268 Audio Codec which is interfaced to AM5718 processor through SPI interface.
I have loop backed ASI1's DOUT1 with DIN1 and able to observe audio output.
Same way ASI2's DOUT2 is loop backed with DIN2 but not observed the similar audio output.
Kindly suggest us if anything wrong in the below mentioned configurations or provide us the correct configuration.
Hardware Connection: IN1L -> LEFT ADC -> ASI2 DOUT2 -> DIN2 -> LEFT DAC -> LOL
Note: ASI2 Interface DOUT2 and DIN2 loop back has done externally.
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Here is my configuration registers dump.
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# CODEC Configuration
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# Software Reset
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w 00 00 # Initialize to Page 0
w 7f 00 # Initialize to Book 0
w 01 01 # Initialize the device through software reset
d 1 # Delay 1 millisecond
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# FIFO Configuration
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w 00 00 # Select Page 0
w 7f 78 # Select Book 120
w 32 80 # Enable DAC FIFO
w 7f 64 # Select Book 100
w 32 80 # Enable ADC FIFO
w 7f 00 # Select Book 0
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# Power and Analog Configuration
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w 00 04 # Select Page 4
w 77 c0 # Disable miniDSP power-up sync with ASI 1
w 00 00 # Select Page 0
w 0d 00 8C # Program DOSR = 12
w 14 80 # Program AOSR = 128
w 00 01 # Select Page 1
w 01 00 # Disable weak AVDD to DVDD connection, make analog supplies available
w 4d 01 # HP OCP Configuration
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# DAC Clock configuration
# MCLK = 12.288 MHz, BCLK = 3.072 MHz, WCLK = 48 kHz
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w 00 00 # Select Page 0
w 04 00 # Set DAC_CLKIN as MCLK -- default not mandatory to program
w 0b 81 # NDAC = 1
w 0c 80 # MDAC = 128
w 0d 0C # Program the OSR of DAC to 12 to get
w 0e 80 # DAC_FS = DAC_MOD_CLK / DOSR = 96kHz / 12 = 8kHz
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# ADC Clock configuration
# MCLK = 12.288 MHz, BCLK = 3.072 MHz, WCLK = 48 kHz
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w 00 00 # Select Page 0
w 04 00 # Set ADC_CLKIN as MCLK -- default not mandatory to program
w 12 81 # Power Up NADC, NADC = 1
w 13 80 # Power Up MADC, MADC = 128
w 14 0C # Program the OSR of ADC to 12,
# ADC_FS = ADC_MOD_CLK / AOSR = 96kHz / 12 = 8kHz
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# ASI2 Clock configuration
# MCLK = 12.288 MHz, BCLK = 19.2 kHz, WCLK = 1.2 kHz
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##### BCLK Configuration ########
w 00 04 # Select Page 4
w 1E 24 # Bit Clock Output = ASI2 Bit Clock Divider Output
w 1C 85 # Power Up BCLK, Bit Clock N Divider = 5
w 1B 01 # Bit Clock N Divider Input Control Set ASI2_BDIV_CLKIN as DAC_MOD_CLK
##### WCLK Configuration ########
w 1E 24 # Word Clock Output = ASI2 Word Clock Divider Output
w 1D 90 # Power Up WCLK, Primary WCLK divider = 16
w 17 01 # Route ADC data to Audio Serial Interface #2
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# Audio Serial Interface Routing Configuration - Audio Serial Interface #1
# ASI #2 playback
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w 00 04 # Select Page 4
w 11 00 # I2S mode, 16-bit
w 1A 00 # Route ASI#2 WCLK and BCLK to WCLK2 pin and BCLK2 pin
w 1A 24 # Route ASI#2 WCLK and BCLK to WCLK2 pin and BCLK2 pin
w 18 50 # Left Channel DAC and Primary ASI's Right channel data to
# Right Channel DAC
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# Signal Processing Settings
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w 00 00 # Select Page 0
w 3c 01 # Set the DAC Mode to PRB_P1
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# ADC Input Channel Configuration --- IN1L
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w 00 01 # Select Page 1
w 08 00 # Set the input common mode to 0.9V
w 33 40 # Mic Bias enabled, Source = Avdd, 1.62V
w 34 80 # Route IN1L and CM1 to LEFT ADCPGA with 20K input impedance
w 36 80
w 3B 3C # Left Channel Analog ADC PGA = 30 dB
w 3D 00 # ADC Analog programmed for PTM_R4
w 00 00 # Select Page 0
w 51 C0 # Power-up ADC Channel
w 52 00 # Unmute ADC channel and Fine Gain = 0dB
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# Output Channel Configuration
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w 00 00 # Select Page 0
w 3f c0 # Power up the Left and Right DAC Channels with route the Primary
# ASI's left channel data to Left DAC and right channel to Right DAC
w 40 00 # Unmute the DAC digital volume control
w 00 01 # Select Page 1
w 09 00 # HP Sizing = 100%
w 1f 80 # Headphone in Ground-centered Mode, HPL Gain=0dB
w 20 80 # HPR To have same gain as HPL, set to 0dB
w 1b 33 # Enable DAC to HPL/R and power-up HPL/R
w 16 82 # Route to LOL
d 40 # Wait for reference to power up
