This thread has been locked.
If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.
Hello Champs,
HW: customer own board
SW: Rtos 08_05_00_11 SDK
There are two CSITX: TX0 and TX1. Customer met errors when using TX1. TX0 can work successfully.
He configured it as below
printf("csitx instId %d\n",csitxObj->inst_id);
if(VX_SUCCESS == status)
{
memset(&csitxObj->csitx_params, 0, sizeof(tivx_csitx_params_t));
tivx_csitx_params_init(&csitxObj->csitx_params);
csitxObj->csitx_params.numInst = 1U;
csitxObj->csitx_params.numCh = 1;
csitxObj->csitx_params.instId[0U] = csitxObj->inst_id;
csitxObj->csitx_params.instCfg[0U].rxCompEnable = (uint32_t)vx_true_e;
csitxObj->csitx_params.instCfg[0U].rxv1p3MapEnable = (uint32_t)vx_true_e;
csitxObj->csitx_params.instCfg[0U].laneBandSpeed = TIVX_CSITX_LANE_BAND_SPEED_450_TO_510_MBPS;
csitxObj->csitx_params.instCfg[0U].laneSpeedMbps = 400;
csitxObj->csitx_params.instCfg[0U].numDataLanes = 4U;
csitxObj->csitx_params.instCfg[0U].vBlank = 22U;
csitxObj->csitx_params.instCfg[0U].hBlank = 40U;
csitxObj->csitx_params.instCfg[0U].startDelayPeriod = 40U;
for (loopCnt = 0U ;
loopCnt < csitxObj->csitx_params.instCfg[0U].numDataLanes ;
loopCnt++)
{
csitxObj->csitx_params.instCfg[0U].lanePolarityCtrl[loopCnt] = 0u;
}
for (loopCnt = 0U; loopCnt < csitxObj->csitx_params.numCh; loopCnt++)
{
csitxObj->csitx_params.chVcNum[loopCnt] = loopCnt;
csitxObj->csitx_params.chInstMap[loopCnt] = csitxObj->csitx_params.instId[0U];
}
csitxObj->csitx_params_obj = vxCreateUserDataObject(context, "tivx_csitx_params_t", sizeof(tivx_csitx_params_t), &csitxObj->csitx_params);
status = vxGetStatus((vx_reference)csitxObj->csitx_params_obj);
if(VX_SUCCESS == status)
{
vxSetReferenceName((vx_reference)csitxObj->csitx_params_obj, "csitx_node_csitx_params_obj");
}
}
It prompted below error
In the function CsitxDrv_dphytxLaneReady, when setting wait register to 1, it times out.
Thanks
Regards,
Shine
Hi Shine,
Are you checking this on TDA4VM? Because TDA4VM has only one CSITX output.
Regards,
Brijesh
Hi,
Can you please add below highlighted statement in appCsi2TxInit in ti-processor-sdk-rtos-j784s4-evm-08_05_00_11\vision_apps\utils\hwa\src\app_hwa.c and check it?
/* Select CSITX0 as the source for DPHYTX0 */
CSL_REG32_WR(CSL_CTRL_MMR0_CFG0_BASE +
CSL_MAIN_CTRL_MMR_CFG0_DPHY_TX0_CTRL,
0x1);
/* Select CSITX1 as the source for DPHYTX1 */
CSL_REG32_WR(CSL_CTRL_MMR0_CFG0_BASE +
CSL_MAIN_CTRL_MMR_CFG0_DPHY_TX1_CTRL,
0x1);
Regards,
Brijesh
Thank you very much, second CSITX can be used successfully, will this problem be fixed in the next version?